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工作職責 1、負責仿真平臺的規(guī)劃和方案的編寫 2、負責使用SystermVerilog和UVM語言，開發(fā)組件，搭建ut/it/st的驗證環(huán)境 3、負責開發(fā)斷言（SVA）和功能覆蓋率 4、負責規(guī)劃和開發(fā)測試用例，完成設計代碼的完備性驗證 5、參與項目組內仿真代碼的走查和評審 6、參與并完善公司的芯片驗證流程 任職要求 1、教育背景：碩士及以上，通信、電子、計算機、微電子等相關專業(yè)優(yōu)先 2、工作經(jīng)驗：相關領域5年以上驗證經(jīng)驗 3、具有較好的學習能力、溝通能力和團隊協(xié)作能力 關鍵能力要求 1、工作經(jīng)歷： 1）SOC/OTN/PON/MAC/PCS/DSP/PTN相關設計經(jīng)驗者優(yōu)先 2）參與過至少一個完整ASIC項目 2、技能要求： 1) 熟悉芯片相關驗證流程 2) 熟練使用SystermVerilog和UVM語言 3) 熟練使用斷言(SVA)和功能覆蓋率 4）熟練使用vcs/verdi/dve等EDA工具 5) 熟悉linux，至少熟練掌握一門腳本語言(Perl/Python)